10/6新教室

第一節在做作業
第二節在講上禮拜的
第三節在上新的要延續下禮拜
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題目:Design a verilog model of a adder and write a testbench to verify the designed verilog model
p.q:
module add_half(sum,c_out,a,b);
input a,b;
output sum,c_out;
wire c_out_bar;
xor(sum,a,b);
nand(c_out_bar,a,b);
not(c_out,c_out_bar);
endmodule